論文

• Hiroyoshi Tanabe, Shimpei Sato, Atsushi Takahashi. Fast EUV lithography simulation using convolutional neural network, Journal of Micro/Nanopatterning, Materials and Metrology (JM3), Vol. 20, No. 4, pp. 1-14, Sept. 2021.
• Yuta Ukon, Shimpei Sato, Atsushi Takahashi. Design Method of Variable-Latency Circuit with Tunable Approximate Completion-Detection Mechanism, IEICE Transactions on Electronics, Vol. E104-C, No. 7, pp. 309-318, July 2021.
• Shimpei Sato, Kano Akagi, Atsushi Takahashi. A Fast Length Matching Routing Pattern Generation Method for Set-Pair Routing Problem Using Selective Pin-Pair Connections, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E103-A, No. 9, pp. 1037-1044, Sept. 2020.
• Shimpei Sato, Eijiro Sassa, Yuta Ukon, Atsushi Takahashi. A Low Area Overhead Design Method for High-Performance General-Synchronous Circuits with Speculative Execution, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E102-A, No. 12, pp. 1760-1769, Dec. 2019.
• Hiroki Nakahara, Haruyoshi Yonekawa, Tomoya Fujii, Masayuki Shimoda, Shimpei Sato. GUINNESS: A GUI based Binarized Deep Neural Network Framework for Software Programmers, IEICE Transactions on Information and Systems, Vol. E102-D, No. 5, pp. 1003-1011, May 2019.
• Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara. Power Efficient Object Detector with an Event-Driven Camera for Moving Object Surveillance on an FPGA, IEICE Transactions on Information and Systems, Vol. E102-D, No. 5, pp. 1020-1028, May 2019.
• Kota Ando, Kodai Ueyoshi, Kentaro Orimo, Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Tetsuya Asai, Tadahiro Kuroda, Masato Motomura. BRein Memory: A Single-Chip Binary/Ternary Reconfigurable in-Memory Deep Neural Network Accelerator Achieving 1.4 TOPS at 0.6 W, IEEE Journal of Solid-State Circuits, Vol. 53, No. 4, pp. 983-994, Apr. 2018.
• Akira Jinguji, Shimpei Sato, Hiroki Nakahara. An FPGA Realization of a Random Forest with k-means Clustering using a High-level Synthesis Design, IEICE Transactions on Information and Systems, Vol. E101-D, No. 2, pp. 354-362, Feb. 2018.
• Tomoya Fujii, Shimpei Sato, Hiroki Nakahara. A Threshold Neuron Pruning for a Binarized Deep Neural Network on an FPGA, IEICE Transactions on Information and Systems, Vol. E101-D, No. 2, pp. 376-386, Feb. 2018.
• Thiem Van Chu, Shimpei Sato, Kenji Kise. Fast and Cycle-Accurate Emulation of Large-Scale Networks-on-Chip Using a Single FPGA, ACM Transactions on Reconfigurable Technology and Systems (TRETS), Vol. 10, No. 4, pp. 1-27, Dec. 2017.
• 佐藤真平, 吉瀬謙二. Distributed Shared-Buffer NoC ルータのためのパイプラインバイパス手法, 情報処理学会論文誌コンピューティングシステム, Vol. 5, No. 1, pp. 88-102, Jan. 2012.
• 高前田伸也, 佐藤真平, 藤枝直輝, 三好健文, 吉瀬謙二. メニーコアアーキテクチャのHW評価環境ScalableCoreシステム, 情報処理学会論文誌コンピューティングシステム, Vol. 4, No. 1, pp. 24-42, Feb. 2011.
• 植原昂, 佐藤真平, 吉瀬謙二. メニーコアプロセッサの研究・教育を支援する実用的な基盤環境, 電子情報通信学会論文誌, Vol. J93-D, No. 10, pp. 2042-2057, Oct. 2010.
• Shimpei Sato, Naoki Fujieda, Akira Moriya, Kenji Kise. SimCell: A Processor Simulator for Multi-Core Architecture Research, IPSJ Transatcion on Advanced Computing Systems, IPSJ, Vol. 2, No. 1, pp. 146-157, Mar. 2009.

国際会議発表 (査読有り)

• Tahsin Shameem, Shimpei Sato, Atsushi Takahashi, Hiroyoshi Tanabe, Yukihide Kohira, Chikaaki Kodama. A Fast LUT Based Point Intensity Computation for OPC Algorithm, Proc. the 23rd Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2021), pp. 92-97, Mar. 2021.  公式リンク  公式リンク  
  
• Hiroyoshi Tanabe, Shimpei Sato, Atsushi Takahashi. Fast 3D lithography simulation by convolutional neural network, Proc. SPIE 11614, Design-Process-Technology Co-optimization XV 2021, 116140M, pp. 1-8, Feb. 2021.
• Hiroyoshi Tanabe, Shimpei Sato, Atsushi Takahashi. Fast 3D lithography simulation by convolutional neural network: POC study, Proc. SPIE 11518, Photomask Technology 2020, 115180L, Sept. 2020.
• Hidekazu Takahashi, Hiroki Ogura, Shimpei Sato, Atsushi Takahashi, Chikaaki Kodama. A feature selection method for weak classifier based hotspot detection, Proc. SPIE 11328, Design-Process-Technology Co-optimization for Manufacturability XIV, 113281E, pp. 1-7, Mar. 2020.
• Ryosuke Kuramochi, Masayuki Shimoda, Youki Sada, Shimpei Sato, Hiroki Nakahara. FPGA-based Accurate Pedestrian Detection with Thermal Camera for Surveillance System, The 2019 International Conference on Reconfigurable Computing and FPGAs (ReConFig 2019), pp. 1-5, Dec. 2019.
• Ryosuke Kuramochi, Youki Sada, Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara. Many Universal Convolution Cores for Ensemble Sparse Convolutional Neural Networks, IEEE 13th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC '19), Oct. 2019.
• Atsushi Takahashi, Hidekazu Takahashi, Hiroki Ogura, Shimpei Sato. Hotspot Detection Methods and their Evaluation in Advanced Lithography, Proc. the 16th International SoC Design Conference (ISOCC '19), p. 121, Oct. 2019.
• Hidekazu Takahashi, Shimpei Sato, Atsushi Takahashi. A Fast Hotspot Detector Based on Local Features Using Concentric Circle Area Sampling, Proc. the 22nd Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2019), pp. 316-321, Oct. 2019.  公式リンク  公式リンク  
  
• Naoto Soga, Shimpei Sato, Hiroki Nakahara. Energy-efficient ECG Signals Outlier Detection Hardware using a Sparse Robust Deep Autoencoder, The 22nd Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2019), Oct. 2019.
• Hiroki Nakahara, Youki Sada, Masayuki Shimoda, Kouki Sayama, Akira Jinguji, Shimpei Sato. FPGA-Based Training Accelerator Utilizing Sparseness of Convolutional Neural Network, Sept. 2019.
• Shimpei Sato, Eijiro Sassa, Yuta Ukon, Atsushi Takahashi. A Low Area Overhead Design for High-Performance General-Synchronous Circuits with Speculative Execution, Proc. IEEE International Symposium on Circuits and Systems (ISCAS '19), May 2019.
• Atsuki Munakata, Hiroki Nakahara, Shimpei Sato. Noise Convolutional Neural Networks and FPGA Implementation, The 49th IEEE International Symposium on Multiple-Valued Logic (ISMVL '19), May 2019.
• Hiroki Nakahara, Akira Jinguji, Masayuki Shimoda, Shimpei Sato. An FPGA-based Fine Tuning Accelerator for a Sparse CNN, The 27th International Symposium on Field-Programmable Gate Arrays (FPGA '19), pp. 186-186, Feb. 2019.
• Hiroki Nakahara, Masayuki Shimoda, Shimpei Sato. A Tri-State Weight Convolutional Neural Network for an FPGA: Applied to YOLOv2 Object Detector, The 2018 International Conference on Field-Programmable Technology (FPT '18), Dec. 2018.
• Akira Jinguji, Tomoya Fujii, Shimpei Sato, Hiroki Nakahara. An FPGA Realization of OpenPose based on a Sparse Weight Convolutional Neural Network, The 2018 International Conference on Field-Programmable Technology (FPT '18), Dec. 2018.
• Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara. Demonstration of Object Detection for an event-driven camera, The 28th International Conference on Field-programmable Logic and Applications (FPL 2018), Aug. 2018.
• Hiroki Nakahara, Masayuki Shimoda, Shimpei Sato. A Demonstration of FPGA-based You Only Look Once version2 (YOLOv2), The 28th International Conference on Field-programmable Logic and Applications (FPL 2018), Aug. 2018.
• Atsushi Takahashi, Shimpei Sato, Hiroki Ogura, Yu-Min Sung, Ting-Chi Wang. Pattern Similarity Metrics for Layout Pattern Classification and their Validity Analysis by Lithographic Responses, Proc. 2018 IEEE Computer Society Annual Symposium on VLSI (ISVLSI), pp. 494-497, July 2018.
• Haoxuan Cheng, Shimpei Sato, Hiroki Nakahara. A Performance Per Power Efficient Object Detector on an FPGA for Robot Operating System, The 9th International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART 2018), June 2018.
• Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara. Power Efficient Object Detector with an Event-Driven Camera on an FPGA, The 9th International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART 2018), June 2018.
• Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara. A Ternary Weight Binary Input Convolutional Neural Network: Realization on the Embedded Processor, The 48th IEEE International Symposium on Multiple-Valued Logic (ISMVL 2018), pp. 174-179, May 2018.
• Kano Akagi, Shimpei Sato, Atsushi Takahashi. Target Pin-Pair Selection Algorithm Using Minimum Maximum-Edge-Weight Matching for Set-Pair Routing, Proc. the 21st Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2018), pp. 337-342, Mar. 2018.
• Tomoya Fujii, Shimpei Sato, Hiroki Nakahara. A Design Algorithm for a Neuron Pruning Toward a Compact Binarized Deep Convolutional Neural Network on an FPGA, The 21st Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2018), Mar. 2018.
• Hiroki Nakahara, Haruyoshi Yonekawa, Tomoya Fujii, Shimpei Sato. A Lightweight YOLOv2: A Binarized CNN with A Parallel Support Vector Regression for an FPGA, The 26th ACM/SIGDA International Symposium on Field-Programmable Gate Arrays (FPGA 2018), Feb. 2018.
• Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara. All Binarized Convolutional Neural Network and Its implementation on an FPGA, The International Conference on Field-Programmable Technology (FPT 2017), pp. 291-294, Dec. 2017.
• Hiroki Nakahara, Haruyoshi Yonekawa, Shimpei Sato. An Object Detector based on Multiscale Sliding Window Search using a Fully Pipelined Binarized CNN on an FPGA, The International Conference on Field-Programmable Technology (FPT 2017), pp. 168-175, Dec. 2017.
• Hiroki Nakahara, Tomoya Fujii, Shimpei Sato. A Fully Connected Layer Elimination for a Binarized Convolutional Neural Network on an FPGA, The 27th International Conference on Field-programmable Logic and Applications (FPL 2017), pp. 1-4, Sept. 2017.
• Hiroki Nakahara, Haruyoshi Yonekawa, Tomoya Fujii, Masayuki Shimoda, Shimpei Sato. GUINNESS: A GUI based neural network synthesizer for an FPGA, The 27th International Conference on Field-programmable Logic and Applications (FPL 2017), Sept. 2017.
• Kota Ando, Kodai Ueyoshi, Kazutoshi Hirose, Kentaro Orimo, Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara, Masayuki Ikebe, Shinya Takamaeda-Yamazaki, Tetsuya Asai, Tadahiro Kuroda, Masato Motomura. In-Memory Area-Efficient Signal Streaming Processor Design for Binary Neural Networks, The 60th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS 2017), pp. 116-119, Aug. 2017.
• Kano Akagi, Shimpei Sato, Atsushi Takahashi. An Idea for Maximizing Target Pin-Pair Connections in Set-Pair Routing, Proc. the 32nd International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2017), pp. 62-65, July 2017.
• Kota Ando, Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara, Masato Motomura. BRein memory: a 13-layer 4.2 K neuron/0.8 M synapse binary/ternary reconfigurable in-memory deep neural network accelerator in 65 nm CMOS, 2017 Symposia on VLSI Technology and Circuits, June 2017.
• Hiroki Nakahara, Akira Jinguji, Shimpei Sato, Tsutomu Sasao. A Random Forest using a Multi-valued Decision Diagram on an FPGA, The 47th IEEE International Symposium on Multiple-valued Logic (ISMVL 2017), May 2017.
• Tomoya Fujii, Shimpei Sato, Hiroki Nakahara, Masato Motomura. An FPGA Realization of a Deep Convolutional Neural Network using a Threshold Neuron Pruning, International Symposium on Applied Reconfigurable Computing (ARC2017), Apr. 2017.
• Hiroki Nakahara, Akira Jinguji, Tomoya Fujii, Shimpei Sato. An Acceleration of a Random Forest Classification using Altera SDK for OpenCL, The International Conference on Field-Programmable Technology (FPT 2016), Dec. 2016.
• Takahisa Kurose, Hiroki Nakahara, Shimpei Sato, Tetsuya Morimoto. A Low-Power Intelligent Camera using an FPGA toward Internet of Things Agriculture, The 20th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2016),, Oct. 2016.
• Shimpei Sato, Hiroshi Nakatsuka, Atsushi Takahashi. Performance Improvement of General-Synchronous Circuits by Variable Latency Technique using Dynamic Timing-Error Detection, Proc. the 20th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2016), pp. 60-65, Oct. 2016.  公式リンク  公式リンク  
  
• Shimpei Sato, Yukinori Sato, Toshio Endo. A Cache-aware Temporal Blocking Method for 3D Stencil Computation, 3rd International Workshop on High-Performance Stencil Computations (HiStencils 2016), In conjunction with HiPEAC 2016, Jan. 2016.
• Shimpei Sato, Yukinori Sato, Toshio Endo. Investigating Potential Performance Benefits of Memory Layout Optimization based on Roofline Model, In Proceedings of The Second Workshop on Software Engineering for Parallel Systems (SEPS), in conjunction with ACM SPLASH 2015, Oct. 2015.
• Yukinori Sato, Shimpei Sato, Toshio Endo. Exana: An Execution-driven Application Analysis Tool for Assisting Productive Performance Tuning, In Proceedings of The Second Workshop on Software Engineering for Parallel Systems (SEPS), in conjunction with ACM SPLASH 2015, Oct. 2015.
• Thiem Van Chu, Shimpei Sato, Kenji Kise. Ultra-Fast NoC Emulation on a Single FPGA, The 25th International Conference on Field Programmable Logic and Applications (FPL 2015), Sept. 2015.
• Thiem Van Chu, Shimpei Sato, Kenji Kise. Enabling Fast and Accurate Emulation of Large-scale Network on Chip Architectures on an Single FPGA (short paper), The 23rd IEEE International Symposium on Field-Programmable Custrom Conputing Machines (FCCM 2015), pp. 60-63, May 2015.
• Shimpei Sato, Kenji Kise. ArchHDL: A Novel Hardware RTL Design Environment in C++, The 11th International Symposium on Applied Reconfirurable Computing (ARC 2015), pp. 53-64, Apr. 2015.
• Thiem Van Chu, Shimpei Sato, Kenji Kise. KNoCEmu: High Speed FPGA-Emulator fir a Kilo-Node Scale NoC, IEEE 8th International Symposium on Embedded Multicore SoCs (MCSoC-14), pp. 215-222, Sept. 2014.
• Shimpei Sato, Kenji Kise. ArchHDL; A New Hardware Description Language for High-Speed Architectural Evaluation, IEEE 7th International Symposium on Embedded Multicore SoCs (MCSoC-13), pp. 107-112, Sept. 2013.
• Yuichiro Tanaka, Shimpei Sato, Kenji Kise. The Ultrasmall Soft Processor, International Symposium on Highly Efficient Accelerators and Reconfigurable Technologies (HEART2013), pp. 63-68, June 2013.
• Takakazu Ikeda, Shinya Takamaeda-Yamazaki, Naoki Fujieda, Shimpei Sato, Kenji Kise. Request Density Aware Fair Memory Scheduling, The 3rd JILP Workshop on Computer Architecture Competitions (JWAC-3): Memory Scheduling Championship (MSC), held in conjunction with ISCA 2012, June 2012.
• Shinya Takamaeda, Shimpei Sato, Takefumi MIyoshi, Kenji Kise. SmartCore System for Dependable Many-core Processor with Multifunction Routers, International Conference on Networking and Computng (ICNC'10), pp. 133-139, Nov. 2010.
• Shintaro Sano, Masahiro Sano, Shimpei Sato, Takefumi Miyoshi, Kenji Kise. Pattern-based Systematic Task Mapping for Many-core Processors, Workshop on Ultra Performance and Dependable Acceleration Systems held in conjunction with ICNC'10, pp. 173-178, Nov. 2010.
• Koh Uehara, Shimpei Sato, takefumi Miyoshi, Kenji Kise. A Study of an Infrastructure for Research and Development of Many-Core Processors, Workshop on Ultra Performance and Dependable Acceleration Systems (UPDAS 2009), held in conjunction with PDCAT 2009, pp. 414-419, Dec. 2009.
• Shimpei Sato, Naoki Fujieda, Akira Moriya, Kenji Kise. Processor Simulator SimCell to Accelerate Research on Many-core Processor Architectures, Workshop on Cell Systems and Applications(WCSA 2008) held on conjunction with the ISCA-2008, pp. 119-127, June 2008.

国内会議発表 (査読有り)

• 高橋秀和, 佐藤真平, 高橋篤司. CCASを用いた局所特徴量に基づくリソグラフィホットスポット検出器の検討, DAシンポジウム2019 論文集, pp. 99-104, Aug. 2019.
• 高橋秀和, 佐藤真平, 高橋篤司. 人物認識のためのHOGをベースとした低次元特徴量の検討, DAシンポジウム2018 －システムとLSIの設計技術－, DAシンポジウム2018 論文集，情報処理学会シンポジウムシリーズ, 一般社団法人 情報処理学会, Vol. 2018, pp. 45-50, Aug. 2018.  公式リンク  
  
• 赤木佳乃, 佐藤真平, 高橋篤司. 目標端子対接続の実現を目指す集合対間配線アルゴリズム, 第30回 回路とシステムワークショップ, 第30回 回路とシステムワークショップ 論文集, pp. 180-185, May 2017.
• 木村優介, 佐藤真平, 高橋篤司. Self-Aligned Double Patterningのための柔軟な2彩色配線法の提案, DAシンポジウム2016 論文集，情報処理学会シンポジウムシリーズ, Vol. 2016, No. 6, pp. 26-31, Sept. 2016.  公式リンク  
  
• 佐藤幸紀, 佐藤真平. メモリ階層性能シミュレータを用いたCPU単体性能チューニング, ハイパフォーマンスコンピューティングと計算科学シンポジウム, ハイパフォーマンスコンピューティングと計算科学シンポジウム論文集, 2015, 100-100, May 2015.
• 佐野伸太郎, 佐藤真平, 三好健文, 吉瀬謙二. メニーコアプロセッサの性能向上を達成するパターンに基づいたタスク配置手法, 先進的計算基盤システムシンポジウム, SACSIS2010論文集, pp. 167-174, May 2010.
• 佐藤真平, 植原昂, 吉瀬謙二. メニーコアプロセッサのオンチップネットワーク性能を向上させるSmartCoreシステム, 先進的計算基盤システムシンポジウム, SACSIS2009論文集, pp. 27-35, May 2009.
• 植原昂, 佐藤真平, 高前田伸也, 渡邉伸平, 吉瀬謙二. メニーコアプロセッサのHW/SW研究開発を加速する実用的な基盤環境, 先進的計算基盤シンポジウム, SACSIS2009論文集, pp. 389-398, May 2009.
• 森谷章, 藤枝直輝, 佐藤真平, 吉瀬謙二. メニーコアプロセッサに向けたデータ供給を支援する多機能キャッシュコア, 先進的計算基盤システムシンポジウム, SACSIS2008論文集, pp. 421-430, June 2008.
• 佐藤真平, 藤枝直輝, 田原慎也, 吉瀬謙二. 実用的かつコードのシンプルさを追求したCell BEの機能レベルシミュレータSimCellの設計と実装, コンピュータシステム・シンポジウム(ComSys2007)論文集, Vol. 2007, No. 14, pp. 39-47, Nov. 2007.

国際会議発表 (査読なし・不明)

• Shimpei Sato, Shinya Takamaeda, Kenji Kise. DMR mode of SmartCore system, IEEE Pacific Rim International Symposium on Dependable Computing (PRDC'10), Dec. 2010.
• Shinya Takamaeda, Shinpei Watanabe, Shimpei Sato, Koh Uehara, Yuta Wakasugi, Naoki Fujieda, Yosuke Mori, Kenji Kise. Scalabe Core: High-Speed Prototyping System for Many-Core Processors, International Symposium on Low-Power and High-Speed Chips (COOL Chips), p. 161, Apr. 2009.

国内会議発表 (査読なし・不明)

• 高橋秀和, 佐藤真平, 高橋篤司. 機械学習を用いたリソグラフィホットスポット検出手法と評価に関して, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2019-106), Vol. 119, No. 443, pp. 71-76, Mar. 2020.
• 和田邦彦, 佐藤真平, 高橋篤司. 集合対間配線における配線長差削減を考慮した端子対間配線手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2019-95), Vol. 119, No. 443, pp. 7-12, Mar. 2020.
• 佐田 悠生, 下田 将之, 佐藤 真平, 中原 啓貴. 畳み込みニューラルネットワークを用いた単眼深度推定のFPGA実装について, 電子情報通信学会技術研究報告, Vol. 119, No. 373, pp. 73-78, Jan. 2020.
• 鈴木 裕太, 曽我 尚人, 佐藤 真平, 中原 啓貴. テーブル参照方式3値ニューラルネットワーク推論プロセッサについて, 第33回多値論理とその応用研究会, Jan. 2020.
• 秋元 宏介, 佐田 悠生, 佐藤 真平, 中原 啓貴. ハードウェア実装に適した畳込みニューラルネットワークのフィルタに関する比較, 電子情報通信学会技術研究報告, Vol. 119, No. 373, pp. 61-66, Jan. 2020.
• 倉持 亮佑, 佐田 悠生, 下田 将之, 佐藤 真平, 中原 啓貴. アンサンブル学習を用いたスパースCNNのFPGA実装に関して, 電子情報通信学会技術研究報告, Vol. 119, No. 373, pp. 67-72, Jan. 2020.
• 和田邦彦, 大和田真由, 山本克治, 堀本遊, 佐藤真平, 高橋篤司. グラフの位相埋め込みの配置配線パズルへの適用に関する一検討, 情報処理学会研究報告, Vol. 2019-SLDM-189, No. 31, pp. 1-6, Nov. 2019.
• 神宮司明良, 佐藤真平, 中原啓貴. Wide-SIMDを用いたISAベースのスパースCNNのFPGA実装, 電子情報通信学会技術研究報告, Vol. 119, No. 287, pp. 9-14, Nov. 2019.
• 小椋弘貴, 高橋秀和, 佐藤真平, 高橋篤司. ホットスポットテストケースに用いられるデータベースの分析, 電子情報通信学会技術研究報告, Vol. 119, No. 282, pp. 191-196, Nov. 2019.
• 倉持亮佑, 下田将之, 佐田悠生, 佐藤真平, 中原啓貴. サーマル画像に対する歩行者検出とそのFPGA実装について, 電子情報通信学会技術研究報告, Vol. 119, No. 208, pp. 31-36, Sept. 2019.
• 佐山功起, 佐藤真平, 中原啓貴. 深層学習のスパース性を用いた学習高速化手法に関する研究, 第42回多値論理フォーラム, No. 4, Sept. 2019.
• 鈴木裕太, 曽我尚人, 佐藤真平, 中原啓貴. テーブル参照方式ニューラルネットワーク推論プロセッサにおける2値化と3値化の比較, 第42回多値論理フォーラム, No. 3, Sept. 2019.
• 佐田悠生, 下田将之, 佐藤真平, 中原啓貴. マルチパス構造を持つ意味的領域分割モデルのFPGA実装, 電子情報通信学会技術研究報告, Vol. 119, No. 457, pp. 49-54, May 2019.
• 中原啓貴, 佐藤真平. 電波望遠鏡用デジタル分光器向け畳込みニューラルネットワークを用いた識別機に関して, 電子情報通信学会技術研究報告, Vol. 119, No. 18, pp. 103-108, May 2019.
• 曽我尚人, 佐藤真平, 中原啓貴. Sparse Robust Deep Autoencoderによる心電図外れ値検出器のハードウェア向けモデル圧縮について, 電子情報通信学会技術研究報告, vol. 118, no. 457, pp. 127-132, Feb. 2019.
• 赤木佳乃, 佐藤真平, 高橋篤司. 選択的な端子対接続による集合対間配線手法, 電子情報通信学会技術研究報告, vol. 118, no. 457, pp. 37-42, Feb. 2019.
• 下田将之, 佐藤真平, 中原啓貴. ディープニューロ・ファジィによる偽陰性数の削減とその専用回路のFPGA実装の検討, 第32回多値論理とその応用研究会, Jan. 2019.
• 中原啓貴, 宗形敦樹, 佐藤真平. 雑音畳込みニューラルネットワークとその専用回路のFPGA実装に関して, 第32回多値論理とその応用研究会, Jan. 2019.
• 曽我尚人, 佐藤真平, 中原啓貴. Sparse Robust Deep Autoencoderによる心電図外れ値検出器の小型ハードウェアへの実装, 第32回多値論理とその応用研究会, Jan. 2019.
• 佐田悠生, 下田将之, 佐藤真平, 中原啓貴. Intel社OpenCLを用いた3状態CNNの実装に関して, 第32回多値論理とその応用研究会, Jan. 2019.
• 佐々栄治郎, 佐藤真平, 高橋篤司. 一般同期性能を向上させる遅延最適化に関する検討, 電子情報通信学会技術研究報告, vol. 118, no. 430, pp. 1-6, Jan. 2019.
• 宗形敦樹, 佐藤真平, 中原啓貴. 雑音畳み込みニューラルネットワークとFPGA実装, 電子情報通信学会技術研究報告, vol. 118, no. 432, pp. 19-24, Jan. 2019.
• 佐田悠生, 下田将之, 佐藤真平, 中原啓貴. Intel OpenCLを用いた3状態YOLOv2のFPGA実装について, 電子情報通信学会技術研究報告, vol. 118, no. 340, pp. 7-12, Dec. 2018.
• 神宮司明良, 佐藤真平, 中原啓貴. Feature-Map Separable Convolutionによる小メモリFPGAでの画像認識の実現, 電子情報通信学会技術研究報告, vol. 118, no. 340, pp. 39-44, Dec. 2018.
• 曽我尚人, 佐藤真平, 中原啓貴. Sparse Robust Deep Autoencoderを用いて学習した心電図の外れ値検出器のハードウェア実装について, 電子情報通信学会技術研究報告, vol. 118, no. 340, pp. 45-50, Dec. 2018.
• 赤木佳乃, 大和田真由, 和田邦彦, 佐藤真平, 高橋篤司. 集合対間配線手法のADC2018への適用に関する一考察, 情報処理学会研究報告, Vol. 2018-SLDM-185, No. 12, pp. 1-6, Dec. 2018.
• 大和田真由, 和田邦彦, 赤木佳乃, 佐藤真平, 高橋篤司. 集合対間配線問題ソルバと引きはがし再配線のADC2018問題への適用, 情報処理学会研究報告, Vol. 2018-SLDM-185, No. 13, pp. 1-6, Dec. 2018.
• 和田邦彦, 大和田真由, 赤木佳乃, 佐藤真平, 高橋篤司. ADC2018問題の自動生成手法に関する一検討, 情報処理学会研究報告, Vol. 2018-SLDM-185, No. 11, pp. 1-4, Dec. 2018.
• 中原啓貴, 下田将之, 佐藤真平. 重み3状態ディープニューラルネットワークを用いた一般物体アルゴリズムYOLOv2のFPGA実装法について, 第41回 多値論理フォーラム, Sept. 2018.
• 宗形敦樹, 佐藤真平, 中原啓貴. 摂動を考慮した畳み込みニューラルネットワークについて, 第41回 多値論理フォーラム, Sept. 2018.
• 曽我尚人, 佐藤真平, 中原啓貴. Robust Deep Autoencoderを用いた心電図の外れ値検出, 第41回 多値論理フォーラム, Sept. 2018.
• Haoxuan Cheng, Shimpei Sato, Hiroki Nakahara. A Performance Per Power Efficient Object Detector on an FPGA for Robot Operating System (ROS), 電子情報通信学会技術研究報告, vol. 118, no. 215, pp. 19-22, Sept. 2018.
• 下田将之, 佐藤真平, 中原啓貴. ディープニューロ・ファジィによる偽陰性数の削減とそのFPGA実装に関して, 電子情報通信学会技術研究報告, vol. 118, no. 165, pp. 211-216, July 2018.
• 下田将之, 佐藤真平, 中原啓貴. イベント駆動カメラを用いた物体検出システムのFPGA実装に関して, 電子情報通信学会技術研究報告, vol. 118, no. 63, pp. 81-86, May 2018.
• 中原啓貴, 下田将之, 佐藤真平. 3状態CNNを用いたYOLOv2のFPGA実現に関して, 電子情報通信学会技術研究報告, vol. 118, no. 63, pp. 87-92, May 2018.
• 宇山拓夢, 藤井智也, 米川晴義, 佐藤真平, 中原啓貴. Intel OpenCLを用いたディープニューラルネットワークのFPGA実現に関して, 電子情報通信学会技術研究報告, vol. 117, no. 379, pp. 13-18, Jan. 2018.
• 米川晴義, 佐藤真平, 中原啓貴. 重み3値入出力2値ディープニューラルネットワークの学習と組込みプロセッサ実現について, 第31回多値論理とその応用研究会, Jan. 2018.
• 下田将之, 佐藤真平, 中原啓貴. ディープニューロファジィの性能評価に関して, 第31回多値論理とその応用研究会, Jan. 2018.
• 藤井智也, 佐藤真平, 中原啓貴. FPGA向けの2値化畳み込みニューラルネットワークのニューロン刈りアルゴリズムについて, 第31回多値論理とその応用研究会, Jan. 2018.
• 下田将之, 佐藤真平, 中原啓貴. 全2値化畳み込みニューラルネットワークとそのFPGA実装について ～ FPT2017デザインコンテスト参加報告 ～, 電子情報通信学会技術研究報告, vol. 117, no. 379, pp. 7-11, Jan. 2018.
• 赤木佳乃, 佐藤真平, 高橋篤司. 集合対間配線における目標端子対選択法に関する一検討, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2017-59), Vol. 117, No. 273, pp. 235-240, Nov. 2017.  公式リンク  
  
• 右近祐太, 佐藤真平, 高橋篤司. 演算器の可変レイテンシ化による処理性能と回路面積のトレードオフに関する評価, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2017-26), Vol. 117, No. 97, pp. 119-124, June 2017.
• 杉原舜, 佐藤真平, 高橋篤司. 単層プリント基板における目標等長配線を実現するための部分配線修正手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2016-114), Vol. 116, No. 478, pp. 73-78, Mar. 2017.
• 半田昌平, 佐藤真平, 高橋篤司. TPLのための半正定値計画緩和に基づくレイアウト分割手法のポリゴン集合クラスタリングによる高速化, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2016-111), Vol. 116, No. 478, pp. 55-60, Mar. 2017.
• 尾頭篤, 佐藤真平, 高橋篤司. LELEダブルパターニングにおけるFMアルゴリズムを用いた効率的なパターン局所修正手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2016-113), Vol. 116, No. 478, pp. 67-72, Mar. 2017.
• 神宮司明良, 佐藤真平, 中原啓貴. 特徴空間の分割にk平均法を導入したランダムフォレストのFPGA実装, 第30回多値論理とその応用研究会, Jan. 2017.
• 佐藤真平, 右近祐太, 高橋篤司. 典型的な回路を用いた近似演算における入力系列の演算精度への影響の調査, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2016-95), Vol. 116, No. 415, pp. 165-170, Jan. 2017.  公式リンク  
  
• 藤井智也, 佐藤真平, 中原啓貴, 本村真人. 畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について, 電子情報通信学会リコンフィギャラブルシステム研究会, Jan. 2017.
• 中原啓貴, 神宮司明良, 佐藤真平, 笹尾勤, 丸山直也. 多値決定グラフを用いたランダムフォレストに関して, 第39回 多値論理フォーラム, Sept. 2016.
• 佐藤真平, 佐藤幸紀, 遠藤敏夫. ステンシル計算コードの性能とメモリレイアウトの関係性について, 並列/分散/協調処理に関するサマーワークショップ（SWoPP2016）, 情報処理学会研究報告, Vol. 2016-HPC-155, No. 37, Aug. 2016.
• 佐藤幸紀, 佐藤真平, 遠藤敏夫. CPU性能チューニングを支援するアプリケーション解析ツールExanaのデモ, 電子情報通信学会 コンピュータシステム研究会 萌芽的コンピュータシステム研究展示会, Oct. 2015.
• 佐藤真平, 佐藤幸紀, 遠藤敏夫. テンポラルブロッキングを適用したステンシル計算コードのSIMD化とルーフラインモデルを用いた性能解析, 情報処理学会 第151回ハイパフォーマンスコンピューテング研究会, Sept. 2015.
• 佐藤真平, 佐藤幸紀, 遠藤敏夫. ルーフラインモデルによる性能幅推定とステンシル計算コードにおけるメモリレイアウト最適化による性能最大化, 並列/分散/協調処理に関するサマーワークショップ（SWoPP2015）, 情報処理学会研究報告, Vol. 2015-ARC-216, No. 32, pp. 1-6, Aug. 2015.
• Thiem Van Thiem, Shimpei Sato, Kenji Kise. Challenge for Ultrafast 10K-Node NoC emulation on FPGA, 電子情報通信学会研究報告RECONF2014-21, pp. 23-28, Sept. 2014.
• Haruka Mori, Shimpei Sato, Chu Van Thiem, Kenji Kise. Design and Implementation of Manycore Processor for a Large FPGA, 情報処理学会第76回全国大会, Mar. 2014.
• 佐藤真平, 吉瀬謙二. ArchHDLによるハードウェア記述の実践, 情報処理学会研究報告2014-ARC-208, No. 21, Jan. 2014.
• 笹河良介, 佐藤真平, 吉瀬謙二. 高信頼メニーコアシステムSmartCoreにおけるTMR実行の提案と評価, 電子情報通信学会研究報告CPSY2013, pp. 7-12, Oct. 2013.
• 佐藤真平, 吉瀬謙二. ハードウェアモデリング言語ArchHDLからVerilog HDLへのトランスレータの設計, 電子情報通信学会研究報告CPSY2013, pp. 1-6, Oct. 2013.
• 金子達哉, 佐藤真平, 吉瀬謙二. ArchHDLで記述したハードウェアの論理シュミレーションの高速化, 情報処理学会研究報告2013-ARC-206, No. 25, pp. 1-8, Aug. 2013.
• 佐藤真平, 吉瀬謙二. Ｃ++をベースとする新しいハードウェア記述の検討, 情報処理学会研究報告 2013-ARC-205, pp. 1-7, Apr. 2013.
• 田中雄一郎, 笹河良介, 佐藤真平, 吉瀬謙二. 世界最小ソフトプロセッサの設計と応用, 情報処理学会研究報告 2013-EMB-28, No. 26, pp. 1-6, Mar. 2013.
• 笹河良介, 佐藤真平, 吉瀬謙二. NoCにおけるロングエッジファースト（LEF)ルーティングの提案, 情報処理学会第75回全国大会, Mar. 2013.
• 笹河良介, 佐藤真平, 吉瀬謙二. SmartCoreシステムのデッドロック回避, 情報処理学会第74回全国大会, Mar. 2012.
• 高前田伸也, 佐藤真平, 吉瀬謙二. 高機能ルータを利用したＤＭＲ実行メニーコアにおける効率的なタスク配置手法の検討, 情報処理学会研究報告 2011-ARC-199, pp. 1-8, Mar. 2012.
• 笹河良介, 佐藤真平, 吉瀬謙二. 2次元メッシュ上のマルチキャスト通信における使用仮想チャネル数の削減, 情報処理学会研究報告 2011-ARC-199, pp. 1-4, Mar. 2012.
• 池田貴一, 佐藤真平, 吉瀬謙二. 冗長実行時のSmartCoreシステムの性能評価, 情報処理学会研究報告 2011-ARC-197（32）/2011-HPC-132(32), pp. 1-8, Nov. 2011.
• 佐藤真平, 笹河良介, 吉瀬謙二. Distributed Shared-Buffer Noc ルータのためのパイプラインバイパス手法の改良, 情報処理学会研究報告 2011-ARC-196, pp. 1-9, July 2011.
• 佐藤真平, 吉瀬謙二. メニーコアプロセッサの空間冗長性を利用するＴＭＲの提案, 情報処理学会第73回全国大会, Vol. 1, No. 3A-4, pp. 7-8, Mar. 2011.
• 姜軒, 佐藤真平, 吉瀬謙二. Distributed Shared-buffer ルータの遅延を削減するパイプラインバイパス方式, 情報処理学会研究報告 2011-ARC-194, pp. 1-10, Mar. 2011.
• 高前田伸也, 佐藤真平, 三好健文, 吉瀬謙二. メニーコアアーキテクチャのＨＷ評価環境 ScalableCore システムの活用～ディペンダブルプロセッサの実装～, 先進的計算基盤システムシンポジウム, SACSIS論文集, pp. 115-116, May 2010.
• 佐野伸太郎, 佐野正浩, 佐藤真平, 三好健文, 吉瀬謙二. メニーコアプロセッサの性能向上を目指すタスク配置手法, 情報処理学会第72回全国大会, Vol. 1, No. 4M-3, pp. 197-198, Mar. 2010.
• 植原昂, 佐藤真平, 佐野伸太郎, 吉瀬謙二. メニーコアプロセッサの研究・教育を支援する実用的な基盤環境 M-Core, 情報処理学会研究報告 2009-ARC-188, pp. 1-10, Mar. 2010.
• 植原昂, 佐藤真平, 三好健文, 吉瀬謙二. 洗練されたメニーコアアーキテクチャの開発, 情報処理学会第72回全国大会, Vol. 1, No. 4M-2, pp. 195-196, Mar. 2010.
• 佐藤真平, 三好健文, 吉瀬謙二. メニーコアプロセッサにおけるSmartCoreシステムを用いたReactive NUCAの実装の検討, 情報R処理学会第72回全国大会, Vol. 1, No. 1A-6, pp. 11-12, Mar. 2010.
• 佐藤真平, 植原昂, 三好健文, 吉瀬謙二. SmartCoreシステムによるメニーコアプロセッサの信頼性向上手法, 情報処理学会研究報告 2009-ARC-186, pp. 1-6, Jan. 2010.
• 佐野伸太郎, 佐野正浩, 佐藤真平, 三好健文, 吉瀬謙二. メニーコアプロセッサのためのネットワークトラフィックに着目したタスク配置問題の解析と考察, 電子情報通信学会研究報告 CPSY2009-40, pp. 31-36, Nov. 2009.
• 若杉祐太, 佐藤真平, 植原昂, 藤枝直輝, 渡邉伸平, 高前田伸也, 森洋介, 吉瀬謙二. 極めて低コストで効率的なVDECチップ試作・検証システムの開発と応用, 情報処理学会研究報告 2009-ARC-183, pp. 1-8, Apr. 2009.
• 吉瀬謙二, 佐藤真平, 森谷章, 藤枝直輝, 若杉祐太, 渡邉伸平, 植原昂, 森洋介, 高前田伸也, 高橋朝英, 棟岡朋也, 山田裕介, 権藤克彦, 小林良太郎, 三好健文, 中條拓伯. MieruPCプロジェクト：中身が見える計算機システムを構築する研究・教育プロジェクト, コンピュータシステム・シンポジウム（ComSys2008）, Nov. 2008.
• 吉瀬謙二, 植原昂, 佐藤真平. メニーコアプロセッサのディペンダビリティ向上と高性能を目指すSmartCoreシステム, 情報処理学会研究報告 2008-ARC-180, pp. 49-52, Oct. 2008.
• 植原昂, 佐藤真平, 森谷章, 藤枝直輝, 高前田伸也, 渡邉伸平, 三好健文, 小林良太郎, 吉瀬謙二. シンプルで効率的なメニーコアアーキテクチャの開発, 情報処理学会研究報告 2008-ARC-180, pp. 39-44, Oct. 2008.
• 藤枝直輝, 佐藤真平, 吉瀬謙二. 二重分岐ヒントを考慮したソフトウェア分岐予測の可能性検討, 情報処理学会研究報告 2008-ARC-177, pp. 121-126, Mar. 2008.
• 佐藤真平, 森谷章, 吉瀬謙二. 計算機アーキテクチャ研究を加速するプロセッサシュミレータSimCellの開発とその応用, 電子情報通信学会東京支部学生会研究発表会, No. D-6, p. 228, Mar. 2008.
• 森谷章, 藤枝直輝, 佐藤真平, 吉瀬 謙二. 多機能メニーコアにおけるデータ供給を支援するキャッシュコアの提案, 情報処理学会研究報告2008-ARC-176, pp. 53-58, Jan. 2008.
• 森谷章, 藤枝直輝, 佐藤真平, 吉瀬 謙二. マルチコア・プロセッサにおけるSimCellを用いたキャッシュコアの可能性の検討, 第19回 コンピュータシステムシンポジウム, コンピュータシステム・シンポジウム (ComSys 2007), Nov. 2007.
• 佐藤真平, 藤枝直輝, 田原慎也, 吉瀬謙二. Cell BE機能レベルシミュレータの設計と実装, 情報処理学会研究報告2007-ARC-174, No. 79, pp. 187-192, Aug. 2007.
• 佐藤真平, 吉瀬謙二. 多数コアを集積するCMPにおける階層型ネットワークの検討, 情報処理学会第69回全国大会, Vol. 1, No. 2K-1, pp. 65-66, Mar. 2007.

学位論文

• 新しいRTLモデリングによるメニーコアプロセッサの設計,  本文,  博士（工学）,  東京工業大学,  2014/09/25,   
• 新しいRTLモデリングによるメニーコアプロセッサの設計,  論文要旨,  博士（工学）,  東京工業大学,  2014/09/25,   

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